Hardwareholic.com – Cadence mengumumkan bahwa solusi IP PHY dan pengontrol untuk spesifikasi PCI Express (PCIe) 6.0 yang dibuat menggunakan proses TSMC N3 berhasil melewati uji kepatuhan pada percobaan pertama.
Pengujian tersebut dilakukan dalam lokakarya kepatuhan PCI-SIG yang berlangsung pada akhir Juli. Kegiatan ini menjadi salah satu tahapan resmi awal dalam pengujian kepatuhan spesifikasi PCIe 6.0, dengan solusi subsistem x8 milik Cadence diuji pada kecepatan penuh PCIe 6.0 hingga 64 GT/s.
Solusi yang diuji merupakan subsistem lengkap yang menggabungkan PHY dan pengontrol dalam satu solusi. Cadence menyebut seluruh pengujian kepatuhan PCIe 6.0 berhasil dilewati, sehingga solusi tersebut telah masuk dalam PCI-SIG Integrators List.
Menurut Cadence, pencapaian ini juga menjadi bagian penting dalam kesiapan teknologi PCIe 6.0 untuk digunakan pada perangkat generasi berikutnya, khususnya yang membutuhkan konektivitas dengan bandwidth tinggi.
PCIe 6.0 untuk AI dan HPC
Perkembangan beban kerja Artificial Intelligence (AI) dan High Performance Computing (HPC) membuat kebutuhan terhadap konektivitas berkecepatan tinggi terus meningkat.
PCIe 6.0 dirancang untuk memenuhi kebutuhan tersebut dengan menawarkan kecepatan hingga 64 GT/s. Teknologi ini ditujukan untuk berbagai perangkat seperti kartu akselerator, antarmuka jaringan, hingga perangkat penyimpanan yang digunakan dalam sistem AI dan HPC.
Cadence melihat PCIe 6.0 akan semakin banyak digunakan pada pusat data dan infrastruktur AI. Seiring ekosistemnya berkembang, penerapan teknologi tersebut juga diproyeksikan semakin meluas ke sistem perusahaan dan otomotif.
Marc Loinaz, Vice President High-Performance PHY R&D, Silicon Solutions Group di Cadence, mengatakan keberhasilan uji pertama menunjukkan kesiapan solusi PHY dan pengontrol yang mereka tawarkan.
Ia juga menyebut interoperabilitas menjadi salah satu faktor penting bagi pelanggan yang akan mengintegrasikan teknologi tersebut ke dalam desain mereka.
